Multiprocessor Cache Coherence

Scenario Thread A modifies data inside crit section and Release lock Thread B acquires lock, reads data

• what if New data is cached at processor A? → A캐시에 dirty 표기되어 있고, B에는 없다 → B는 바뀐 값을 읽지 못함
• what if Old data is cached at processor B? → A는 메모리에 바로 write한다 → B는 dirty표기 안되어 있어서 그냥 캐시에 있던거 읽어온다 → B는 바뀐 값을 읽지 못함

Write-Back Cache Coherence

Cache Coherence: 전체 메모리 구조에 하나의 복사본만 존재!

• read될때는 여러 copy 존재 가능
• 수정될때는 다른거 전부 invalid 시켜야함!
  • 이후 write back인 경우 메모리에 업데이트는 안함

Directory based Cache Coherence

• 하드웨어에서 모든 cached copy 추적
• read-modify-write instructions
  • fetch해온 다음, write 끝날때까지 다른 캐시가 읽지 못하도록 막는다!

Reducing lock contention

락 개수를 줄이면 multi 환경에서 성능을 올릴 수 있다

• fine-grained locking: 일정 단위로 묶어서 관리 ex) hash table bucket
• per-processor data: 프로세서에서만 쓰도록 관리 ex) per-proessor heap
• Ownership architecture: 동시에 한 스레드만 shared 접근하도록 ex) pipeline of threads

락이 계속 바쁘다면 (Busy)

• MCS lock: optimize lock for when lock is contended(경쟁)