Seq Logic = Comb Logic + Memory
Basic Memory: Inverter chain
Latch: no clk input (asynchronous) Flip Flop: clk input (synchronous)
Latch
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SR Latch(Set-Rest Latch) cross-coupled NOR (또는 NAND) two input S, R, two output Q,Q’ S=1일때 1로 설정 R=1일때 0으로 리셋 S=R=1일때 forbidden
characteristic equation: Q+ = S + R’Q
NAND ver. (negative reset)
characteristic equation: Q+ = S’+RQ
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JK Latch AND gate 추가 two input J,K, two output Q,Q’ J=1일때 1로 설정 K=1일때 0으로 리셋 J=K=1일때 Toggle
Characteristic Equation: Q+ = JQ’+K’Q
Flip Flop
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Master-Slave JK Flip-Flop
J=1: P=1 K=1: P=0 J=K=1: toggle J=K=1: hold —after one clk pulse— Q=1, Q=0, toggle, hold (slave로 전파됨)
- clk=1 중간에 glitch 입력이 들어오면 값이 바뀜
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Edge-Triggered JK FF clk가 내려오는 순간(neg edge), clk가 올라가는 순간(pos edge) 정보 전달 →glitch 예방 clk 입력부에 세모를 그림
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T (Toggle) FF J=K인 JK FF T=0: hold T=1: toggle Q+ = T XOR Q
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D (Delay) FF J=D, K=~D인 JK FF D=0: Q=0 D=1: Q=1 Q+ = D
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Excitation Table 각 입력의 변화에 대해 latch/ff의 입력값을 적어둔 표 이걸 통해서 회로를 설계할 수 있다.
Register Group of FF
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Shift Register 한칸씩 밀어낸다.
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Shift Register with parallel load
USE MUX to implement
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Counter
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Ripple Counter(asynchronous)
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Counter(synchronous) Circuit Design: Use Excitation Table
보면 사용하지 않는 값을 고려해 주어야 함: 잘못하면 이상하게 회로가 꼬일 수 있다!
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RAM(Random Access Memory)
inputs
- CS(Chip Select): enable
- ADRS(address): choose address
- WR(Write, Read): choose reading(0) and writing(1)
- OUT: data stored
- DATA: input data
RAM cell Use D latch(not FF: bigger)
RAM using RAM Cells
decoder로 주소 선택: 저장된 값 불러오거나 값 덮어씌움
- Bigger RAM Use small RAMs+Decoder
DRAM(Dynamic RAM) Use single Transistor(Transfer+Resister)+Capacitor
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info in Capacitor charge → 1 no charge → 0
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lose after few ms → requires refreshing to recharge capacitors
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Smaller than static RAM
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1 bit DRAM Cell
- Writing word line: High bit line: H, L
- Reading
word line: H
bit line: between H, L
- 증폭기가 bit line 변화 감지해서 capacitor에 다시 전하 충전
- read 하면 방전됨→buffer에 원본값 넣어놨다가 다시 충전함.